研究：LevelSyn利用图表神经网络弥合逻辑综合与物理设计的鸿沟，降低功耗并加速收敛
来自arXiv预印本的一项新研究（编号：arXiv:2609.03594）提出了一种物理感知的逻辑综合框架LevelSyn，用于在早期设计阶段改进PPA优化效果。
AI解读：芯片设计的传统流程中，逻辑综合往往不关心物理布局，业界常使用基于非物理线负载模型的预估，这会导致实际功耗和时序在后期大幅偏差，从而拖长“设计收敛”时间。LevelSyn的核心是把图神经网络（GNN）引入逻辑综合环节，提前预测门级坐标，再通过一个物理感知的引擎把预测结果放进Berkeley ABC工具链里做优化，让综合阶段就“看得见”物理布局的影响。依据其arXiv摘要，在EPFL基准测试中，相对现有最好方法，LevelSyn平均降低功耗6.89%、改善时序延迟27.48%，并在布局布线后验证将DRC违规减少99.59%。这意味着对芯片设计团队（尤其是做大规模数字电路、追求PPA平衡的验证和物理设计工程师）而言，LevelSyn提供了一种可能加速设计收敛的新思路——如果它能顺利过渡到工业级工具流程，将减少后期改版代价。但这个数字基于学术benchmark而非完整工业设计，且尚未经过行业量产用例的公开验证，LevelSyn是否能带来同样幅度的收益，仍需要实测确认。普通消费者不需要采取行动，这项研究目前主要是给EDA工具开发人员和芯片设计流程研究者参考。
根据arXiv预印本（编号：arXiv:2609.03594），上海科技大学（注：作者所属机构未在来源文本中明确显示，仅列出作者为Jingyi Zhou, Zhengyuan Shi, Ziyang Zheng, Qiang Xu，未标注机构）的研究人员提出了LevelSyn，一个物理感知的逻辑综合框架，旨在通过层级表示学习和线长驱动优化来解决逻辑综合与物理设计之间的脱节问题。
方法
LevelSyn的核心是一个层级异步图神经网络（GNN），用于预测高保真的门级坐标。该网络能够捕捉与逆变器图（AIG）的结构和方向语义。为解决工业规模设计中的内存瓶颈，研究引入了一种层级对齐的子图划分策略，在保持局部逻辑依赖的同时削减内存占用。这些空间信息被整合进一个物理感知的综合引擎，该引擎基于Berkeley ABC框架构建。
实验结果
依据来源中对实验部分的摘要描述，LevelSyn在EPFL基准套件上的表现优于现有（SOTA）方法：平均功耗降低6.89%，时序延迟改善27.48%。此外，布局布线后的验证显示DRC违规减少99.59%。